1. Switch
2. VCC
3.
JK Flip Flop (74LS112)
4. LED
5. Diode
6. Clock
7. Ground
Pada percobaan ini terdapat 1 rangkaian yang terdiri atas 4 buah saklar SPDT, 1 buah Flip Flop JK 74LS112, 2 buah Ground, 1 buah sumber Clock, 2 buah LED, dan 1 buah VCC. Rangkaian ini merupakan sebuah rangkaian T flip flop yang dibuat menggunakan sebuah rangkaian JK flip flop. T flip flop memiliki sebuah terminal input T yang dihungkan dengan clock dan dua buah terminal output, yaitu Q dan Q'. Masukan J dan K pada JK FF dihubungkan dengan logika “1” atau dihubungkan dengan VCC +5 Volt. Keadaan output Q akan berubah setiap ada pulsa clock (sinyal pemicu) pada masukannya.
Pada saat input B1 berlogika 1 dan input B0 berlogika 0, maka output Q akan berlogika 0 sehingga LED1 mati dan output Q' akan berlogika 1 sehingga LED2 hidup. Pada saat input B1 berlogika 0 dan input B0 berlogika 1, maka output Q akan berlogika 1 sehingga LED1 hidup dan output Q’ akan berlogika 0 sehingga LED2 mati. Pada saat input B1 berlogika 1 dan input B2 berlogika 1, maka output Q akan berlogika 1 sehingga LED1 hidup dan output Q’ akan berlogika 0 sehingga LED2 mati. Pada saat input B1 dan input B0 berlogika 1 lalu ditrigger oleh clock, maka output Q maupun Q’ akan berlogika 0 atau 1 secara bergantian.
Percobaan 5: Bandingkan hasil percobaan dengan teori.
Teori (Tabel Kebenaran T Flip Flop):
1. Asynchronous Reset memiliki nilai input berupa set yang berlogika ‘1’, nilai reset yang berlogika ‘0’, dan memiliki output berupa Q yang berlogika ‘0’ dan Q’ berlogika ‘1’.
2. Asynchronous Set memiliki nilai input berupa set yang berlogika ‘0’, nilai reset yang berlogika ‘1’, dan memiliki output berupa Q yang berlogika ‘1’ dan Q’ berlogika ‘0’.
3. Prohibited atau terlarang dengan input Set dan Reset yang berlogika ‘0’, dan berupa Q yang berlogika ‘1’ dan Q’ berlogika ‘1’.
4. Toggle memiliki nilai input berupa Set dan Reset yang berlogika ‘1’, dan memiliki output yang berupa Q’ dan Q.
Hasil Percobaan:
Berdasarkan teori yaitu tabel kebenaran T Flip-Flop dan hasil percobaan, didapatkan hasil output Q dan Q’ yang sama. Pada kondisi pertama, yaitu mode operasi Asynchronous Reset. Berdasarkan teori didapatkan output Q berlogika ‘0’ dan untuk output Q’ berlogika ‘1’. Hal ini sesuai dengan hasil yang didapatkan dari hasil percobaan. Pada kondisi kedua, yaitu mode operasi Asynchronous Set. Berdasarkan teori didapatkan output Q berlogika ‘1’, dan untuk output Q’ berlogika ‘0’, hal ini sesuai dengan hasil yang didapatkan dari hasil percobaan. Pada kondisi ketiga, yaitu Prohibited. Berdasarkan teori didapatkan output yang sama untuk Q dan Q’ yaitu sama-sama berlogika 1, hal ini sesuai dengan hasil yang didapatkan dari hasil percobaan. Dan pada kondisi keempat, yaitu Toggle. Berdasarkan teori didapatkan output yang sama untuk Q dan Q’ yaitu berlogika 1 atau 0 secara bergantian, hal ini sesuai dengan hasil yang didapatkan dari hasil percobaan.
Tidak ada komentar:
Posting Komentar